1，TTL 电平：
输出高电平>2.4V,输出低电平=2.0V，输入低电平
2，CMOS 电平：
1逻辑电平电压接近于电源电压，0逻辑电平接近于0V 。而且具有很宽的噪声容限。
3，电平转换电路：
因为TTL 和COMS 的高低电平的值不一样（ttl 5vcmos 3.3v），所以互相连接时需要电平的转换：就是用两个电阻对电平分压，没有什么高深的东西。哈哈
4，OC 门，即集电极开路门电路，OD 门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。
5，TTL 和COMS 电路比较：
1）TTL 电路是电流控制器件，而coms 电路是电压控制器件。
2）TTL 电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS 电路的速度慢，传输延迟时间长(25-50ns),但功耗低。COMS 电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。
3）COMS 电路的锁定效应：
COMS 电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS 的内部电流能达到40mA 以上，很容易烧毁芯片。
防御措施： 1）在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。
2）芯片的电源输入端加去耦电路，防止VDD 端出现瞬间的高压。
3）在VDD 和外电源之间加线流电阻，即使有大的电流也不让它进去。
4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS 电路得电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS 电路的电源。
6，COMS 电路的使用注意事项
1）COMS 电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，给它一个恒定的电平。
2）输入端接低内组的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA 之内。
3）当接长信号传输线时，在COMS 电路端接匹配电阻。
4）当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。
5）COMS 的输入电流超过1mA ，就有可能烧坏COMS 。
7，TTL 门电路中输入端负载特性（输入端带电阻特殊情况的处理）：
1）悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。
2）在门电路输入端串联10K 电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL 门电路的输入端负载特性可知，只有在输入端接的串联电阻小于910欧时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS 门电路就不用考虑这些了。
8，TTL 电路有集电极开路OC 门，MOS 管也有和集电极对应的漏极开路的OD 门，它的输出就叫做开漏输出。OC 门在截止时有漏电流输出，那就是漏电流，为什么有漏电流呢？那是因为当三机管截止的时候，它的基极电流约等于0，但是并不是真正的为0，经过三极管的集电极的电流也就不是真正的0，而是约0。而这个就是漏电流。开漏输出：OC 门的输出就是开漏输出；OD 门的输出也是开漏输出。它可以吸收很大的电流，但是不能向外输出的电流。所以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。OD 门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。
9，什么叫做图腾柱，它与开漏电路有什么区别？
TTL 集成电路中，输出有接上拉三极管的输出叫做图腾柱输出，没有的叫做OC 门。因为TTL 就是一个三级关，图腾柱也就是两个三级管推挽相连。所以推挽就是图腾。一般图腾式输出，高电平400UA ，低电平8MA
面试试题
面试题1
a) 什么是Setup 和Holdup 时间？
建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不
变的时间， 如果保持时间不够，数据同样不能被打入触发器。
b) 什么是竞争与冒险现象？怎样判断？如何消除？
信号在FPGA 器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化, 往往会出现一些不正确的尖峰信号，这些尖峰信号称为" 毛刺" 。如果一个组合逻辑电路中有" 毛刺" 出现，就说明该电路存在" 冒险" 。
用D 触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。
c) 请画出用D 触发器实现2倍分频的逻辑电路？
就是把D 触发器的输出端加非门接到D 端。
d) 什么是" 线与" 逻辑，要实现它，在硬件特性上有什么具体要求？
将几个OC 门结构与非门输出并联，当每个OC 门输出为高电平时，总输出才
为高，这种连接方式称为线与。
e) 什么是同步逻辑和异步逻辑？
整个设计中只有一个全局时钟成为同步逻辑。
多时钟系统逻辑设计成为异步逻辑。
f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、
控制接口、所存器/缓冲器）。
是不是结构图？
g) 你知道那些常用逻辑电平？TTL 与COMS 电平可以直接互连吗？
TTL,cmos，不能直连
LVDS:LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS 接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 ECL：（EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典
型输入输出接口电路
CML: CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配
好的，减少了外围器件，适合于更高频段工作。
逻辑电平
逻辑电平
逻辑电平简介
逻辑电平有：TTL 、CMOS 、LVTTL 、LVCMOS 、ECL 、PECL 、LVDS 、GTL 、BTL 、ETL 、
GTLP ；RS232、RS422、RS485等。
图1－1：常用逻辑系列器件
TTL ：Transistor-Transistor Logic
CMOS ：Complementary Metal Oxide Semicondutor
LVTTL ：Low Voltage TTL
LVCMOS ：Low Voltage CMOS
ECL ：Emitter Coupled Logic，
PECL ：Pseudo/Positive Emitter Coupled Logic
LVDS ：Low Voltage Differential Signaling
GTL ：Gunning Transceiver Logic
BTL ： Backplane Transceiver Logic
ETL ： enhanced transceiver logic
GTLP ：Gunning Transceiver Logic Plus
TI 的逻辑器件系列有：74、74HC 、74AC 、74LVC 、74LVT 等
S - Schottky Logic
LS - Low-Power Schottky Logic
CD4000 - CMOS Logic 4000
AS - Advanced Schottky Logic
74F - Fast Logic
ALS - Advanced Low-Power Schottky Logic
HC/HCT - High-Speed CMOS Logic
BCT - BiCMOS Technology
AC/ACT - Advanced CMOS Logic
FCT - Fast CMOS Technology
ABT - Advanced BiCMOS Technology
LVT - Low-Voltage BiCMOS Technology
LVC - Low Voltage CMOS Technology
LV - Low-Voltage
CBT - Crossbar Technology
ALVC - Advanced Low-Voltage CMOS Technology
AHC/AHCT - Advanced High-Speed CMOS
CBTLV - Low-Voltage Crossbar Technology
ALVT - Advanced Low-Voltage BiCMOS Technology
AVC - Advanced Very-Low-Voltage CMOS Logic
TTL 器件和CMOS 器件的逻辑电平
：逻辑电平的一些概念
要了解逻辑电平的内容，首先要知道以下几个概念的含义：
1：输入高电平（Vih ）： 保证逻辑门的输入为高电平时所允许的最小输入高电
平，当输入电平高于Vih 时，则认为输入电平为高电平。
2：输入低电平（Vil ）：保证逻辑门的输入为低电平时所允许的最大输入低电平，
当输入电平低于Vil 时，则认为输入电平为低电平。
3：输出高电平（Voh ）：保证逻辑门的输出为高电平时的输出电平的最小值，逻
辑门的输出为高电平时的电平值都必须大于此Voh 。
4：输出低电平（Vol ）：保证逻辑门的输出为低电平时的输出电平的最大值，逻
辑门的输出为低电平时的电平值都必须小于此Vol 。
5：阀值电平(Vt)： 数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil 、Vih 之间的电压值，对于CMOS 电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih ，输入低电平
这个区域，电路的输出会处于不稳定状态。
对于一般的逻辑电平，以上参数的关系如下：
Voh > Vih > Vt > Vil > Vol。
6：Ioh ：逻辑门输出为高电平时的负载电流（为拉电流）。
7：Iol ：逻辑门输出为低电平时的负载电流（为灌电流）。
8：Iih ：逻辑门输入为高电平时的电流（为灌电流）。
9：Iil ：逻辑门输入为低电平时的电流（为拉电流）。
门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL 、CMOS 、ECL 门分别称为集电极开路（OC ）、漏极开路（OD ）、发射极开路（OE ），使用时应审查是否接上拉电阻（OC 、OD 门）或下
拉电阻（OE 门），以及电阻阻值是否合适。对于集电极开路（OC ）门，其上拉
电阻阻值RL 应满足下面条件：
（1）： RL
（2）：RL > （VCC －Vol ）/（Iol ＋m*Iil）
其中n ：线与的开路门数；m ：被驱动的输入端数。
：常用的逻辑电平
·逻辑电平：有TTL 、CMOS 、LVTTL 、ECL 、PECL 、GTL ；RS232、RS422、LVDS 等。 ·其中TTL 和CMOS 的逻辑电平按典型电压可分为四类：5V 系列（5V TTL和5V
CMOS ）、3.3V 系列，2.5V 系列和1.8V 系列。
·5V TTL和5V CMOS逻辑电平是通用的逻辑电平。
·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL 电平。
·低电压的逻辑电平还有2.5V 和1.8V 两种。
·ECL/PECL和LVDS 是差分输入输出。
·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232
是单端输入输出。
TTL 和CMOS 的逻辑电平关系
图2－1：TTL 和CMOS 的逻辑电平图
上图为5V TTL逻辑电平、5V CMOS逻辑电平、LVTTL 逻辑电平和LVCMOS 逻辑电
平的示意图。
5V TTL逻辑电平和5V CMOS逻辑电平是很通用的逻辑电平，注意他们的输入输
出电平差别较大，在互连时要特别注意。
另外5V CMOS器件的逻辑电平参数与供电电压有一定关系，一般情况下，Voh≥Vcc-0.2V ，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪声容限较TTL 电平
高。
JEDEC 组织在定义3.3V 的逻辑电平标准时，定义了LVTTL 和LVCMOS 逻辑电平标
准。
LVTTL 逻辑电平标准的输入输出电平与5V TTL逻辑电平标准的输入输出电平很接近，从而给它们之间的互连带来了方便。 LVTTL逻辑电平定义的工作电压范
围是3.0－3.6V 。
LVCMOS 逻辑电平标准是从5V CMOS 逻辑电平关注移植过来的，所以它的Vih 、Vil 和Voh 、Vol 与工作电压有关，其值如上图所示。LVCMOS 逻辑电平定义的工作电
压范围是2.7－3.6V 。
5V 的CMOS 逻辑器件工作于3.3V 时，其输入输出逻辑电平即为LVCMOS 逻辑电平，它的Vih 大约为0.7×VCC＝2.31V 左右，由于此电平与LVTTL 的Voh （2.4V ）之间的电压差太小，使逻辑器件工作不稳定性增加，所以一般不推荐使用5V CMOS 器件工作于3.3V 电压的工作方式。由于相同的原因，使用LVCMOS 输入电平参数
的3.3V 逻辑器件也很少。
JEDEC 组织为了加强在3.3V 上各种逻辑器件的互连和3.3V 与5V 逻辑器件的互连，在参考LVCMOS 和LVTTL 逻辑电平标准的基础上，又定义了一种标准，其名
称即为3.3V 逻辑电平标准，其参数如下：
图2－2：低电压逻辑电平标准
从上图可以看出，3.3V 逻辑电平标准的参数其实和LVTTL 逻辑电平标准的参数差别不大，只是它定义的Vol 可以很低（0.2V ），另外，它还定义了其Voh 最高
可以到VCC-0.2V ，所以3.3V 逻辑电平标准可以包容LVCMOS 的输出电平。在实际使用当中，对LVTTL 标准和3.3V 逻辑电平标准并不太区分，某些地方用LVTTL
电平标准来替代3.3V 逻辑电平标准，一般是可以的。
JEDEC 组织还定义了2.5V 逻辑电平标准，如上图所示。另外，还有一种2.5V CMOS
逻辑电平标准，它与上图的2.5V 逻辑电平标准差别不大，可兼容。
低电压的逻辑电平还有1.8V 、1.5V 、1.2V 的逻辑电平。
、TTL 和CMOS 逻辑器件
逻辑器件的分类方法有很多，下面以逻辑器件的功能、工艺特点和逻辑电平等方
法来进行简单描述。
：TTL 和CMOS 器件的功能分类
按功能进行划分，逻辑器件可以大概分为以下几类： 门电路和反相器、选择器、译码器、计数器、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、
背板驱动器等。
1：门电路和反相器
逻辑门主要有与门74X08、与非门74X00、或门74X32、或非门74X02、异或门
74X86、反相器74X04等。
2：选择器
选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。
3： 编/译码器
编/译码器主要有2/4、3/8和4/16译码器74X139、74X138、74X154等。
4：计数器
计数器主要有同步计数器74X161和异步计数器74X393等。
5：寄存器
寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。
6：触发器
触发器主要有J-K 触发器、带三态的D 触发器74X374、不带三态的D 触发器74X74、
施密特触发器等。
7：锁存器
锁存器主要有D 型锁存器74X373、寻址锁存器74X259等。
8：缓冲驱动器
缓冲驱动器主要有带反向的缓冲驱动器74X240和不带反向的缓冲驱动器74X244
等。
9：收发器
收发器主要有寄存器收发器74X543、通用收发器74X245、总线收发器等。
10：总线开关
总线开关主要包括总线交换和通用总线器件等。
11：背板驱动器
背板驱动器主要包括TTL 或LVTTL 电平与GTL/GTL+（GTLP ）或BTL 之间的电平
转换器件。
：TTL 和CMOS 逻辑器件的工艺分类特点
按工艺特点进行划分，逻辑器件可以分为Bipolar 、CMOS 、BiCMOS 等工艺，其中
包括器件系列有：
Bipolar （双极）工艺的器件有： TTL、S 、LS 、AS 、F 、ALS 。
CMOS 工艺的器件有： HC、HCT 、CD40000、ACL 、FCT 、LVC 、LV 、CBT 、ALVC 、AHC 、
AHCT 、CBTLV 、AVC 、GTLP 。
BiCMOS 工艺的器件有： BCT、ABT 、LVT 、ALVT 。
：TTL 和CMOS 逻辑器件的电平分类特点
TTL 和CMOS 的电平主要有以下几种：5VTTL 、5VCMOS （Vih≥0.7*Vcc，
Vil≤0.3*Vcc）、3.3V 电平、2.5V 电平等。
5V 的逻辑器件
5V 器件包含TTL 、S 、LS 、ALS 、AS 、HCT 、HC 、BCT 、74F 、ACT 、AC 、AHCT 、AHC 、
ABT 等系列器件
3.3V 及以下的逻辑器件
包含LV 的和V 系列及AHC 和AC 系列，主要有LV 、AHC 、AC 、ALB 、LVC 、ALVC 、
LVT 等系列器件。
具体情况可以参考下图：
图3－1：TI 公司的逻辑器件示例图
：包含特殊功能的逻辑器件
A ．总线保持功能（Bus hold）
由内部反馈电路保持输入端最后的确定状态，防止因输入端浮空的不确定而导致器件振荡自激损坏；输入端无需外接上拉或下拉电阻，节省PCB 空间，降低了器件成本开销和功耗，见图6－3。ABT 、LVT 、ALVC 、ALVCH 、ALVTH 、LVC 、GTL 系
列器件有此功能。 命名特征为附加了“H”如：74ABTH16244。
图3－2：总线保持功能图 图3－3：串行阻尼电阻图
B ．串联阻尼电阻（series damping resistors）
输出端加入串联阻尼电阻可以限流，有助于降低信号上冲/下冲噪声，消除线路振铃，改善信号质量。如图6－4所示。具有此特征的ABT 、LVC 、LVT 、ALVC 系列器件在命名中加入了“2”或“R”以示区别，如ABT162245，ALVCHR162245。对于单向驱动器件，串联电阻加在其输出端，命名如SN74LVC2244；对于双向的
收发器件，串联电阻加在两边的输出端，命名如SN74LVCR2245。
C ．上电/掉电三态（PU3S ，Power up/power down 3-state）
即热拔插性能。上电/掉电时器件输出端为三态，Vcc 阀值为2.1V ；应用于热拔插器件/板卡产品，确保拔插状态时输出数据的完整性。多数ABT 、LVC 、LVT 、
LVTH 系列器件有此特征。
D ．ABT 器件（Advanced BiCMOS Technology）
结合了CMOS 器件(如HC/HCT、LV/LVC、ALVC 、AHC/AHCT)的高输入阻抗特性和双极性器件(Bipolar，如TTL 、LS 、AS 、ALS) 输出驱动能力强的特点。包括ABT 、
LVT 、ALVT 等系列器件，应用于低电压，低静态功耗环境。
E ．Vcc/GND对称分布
16位Widebus 器件的重要特征，对称配置引脚，有利于改善噪声性能。AHC/AHCT、AVT 、AC/ACT、CBT 、LVT 、ALVC 、LVC 、ALB 系列16位Widebus 器件有此特征。
F ．分离轨器件（Split-rail ）
即双电源器件，具有两种电源输入引脚VccA 和VccB ，可分别接5V 或3.3V 电源
电压。如ALVC164245、LVC4245等，命名特征为附加了“4”。
逻辑器件的使用指南
1：多余不用输入管脚的处理
在多数情况下，集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管脚，但实际上通常不会全部使用，这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平，以防止电流漂移（具有总线保持功能的器件无需处理不用输入管脚）。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。 244、16244经测试在接高电平时静态功耗较小，而接地时静态功耗较大，故建议其无用端子处理以通过电阻接电源
为好，电阻值推荐为1～10K 。
2：选择板内驱动器件的驱动能力，速度，不能盲目追求大驱动能力和高速的器件，应该选择能够满足设计要求，同时有一定的余量的器件，这样可以减少信号
过冲，改善信号质量。 并且在设计时必须考虑信号匹配。
3：在对驱动能力和速度要求较高的场合，如高速总线型信号线，可使用ABT 、LVT 系列。板间接口选择ABT16244/245或LVTH16244/245，并在母板两端匹配，在不影响速度的条件下与母板接口尽量串阻，以抑制过冲、保护器件，典型电阻值为10- 200Ω左右，另外，也可以使用并接二级管来进行处理，效果也不错，
如1N4148等（抗冲击较好）。
4：在总线达到产生传输线效应的长度后，应考虑对传输线进行匹配，一般采用
的方式有始端匹配、终端匹配等。
始端匹配是在芯片的输出端串接电阻，目的是防止信号畸变和地弹反射，特别当总线要透过接插件时，尤其须做始端匹配。 内部带串联阻尼电阻的器件相当于始端匹配，由于其阻值固定，无法根据实际情况进行调整，在多数场合对于改善信号质量收效不大，故此不建议推荐使用。始端匹配推荐电阻值为10～51 Ω，
在实际使用中可根据IBIS 模型模拟仿真确定其具体值。
由于终端匹配网络加重了总线负载，所以不应该因为匹配而使Buffer 的实际驱
动电流大于驱动器件所能提供的最大Source 、Sink 电流值。
应选择正确的终端匹配网络，使总线即使在没有任何驱动源时，其线电压仍能保
持在稳定的高电平。
5：要注意高速驱动器件的电源滤波。如ABT 、LVT 系列芯片在布线时，建议在芯
片的四组电源引脚附近分别接0.1 μ或0.01 μ电容。
6：可编程器件任何电源引脚、地线引脚均不能悬空；在每个可编程器件的电源和地间要并接0.1uF 的去耦电容，去耦电容尽量靠近电源引脚，并与地形成尽可
能小的环路。
7：收发总线需有上拉电阻或上下拉电阻，保证总线浮空时能处于一个有效电平，
以减小功耗和干扰。
8：373/374/273等器件为工作可靠，锁存时钟输入建议串入10－200欧电阻。
9：时钟、复位等引脚输入往往要求较高电平，必要时可上拉电阻。 10：注意不同系列器件是否有带电插拔功能及应用设计中的注意事项，在设计带
电插拔电路时请参考公司的《单板带电插拔设计规范》。
11：注意电平接口的兼容性。 选用器件时要注意电平信号类型，对于有不同逻
辑电平互连的情况，请遵守本规范的相应的章节的具体要求。
12： 在器件工作过程中，为保证器件安全运行，器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范
围。
13：逻辑器件的输入信号不要超过它所能允许的电压输入范围，不然可能会导致
芯片性能下降甚至损坏逻辑器件。
14：对开关量输入应串电阻，以避免过压损坏。
15：对于带有缓冲器的器件不要用于线性电路，如放大器。
、TTL 、CMOS 器件的互连
：器件的互连总则
在公司产品的某些单板上，有时需要在某些逻辑电平的器件之间进行互连。在不
同逻辑电平器件之间进行互连时主要考虑以下几点：
1：电平关系，必须保证在各自的电平范围内工作，否则，不能满足正常逻辑功
能，严重时会烧毁芯片。
2：驱动能力，必须根据器件的特性参数仔细考虑，计算和试验，否则很可能造
成隐患，在电源波动，受到干扰时系统就会崩溃。
3：时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一
定要充分考虑其容限。
4：选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可靠性高，设计方便，简化了电路，但对于具体的设计电路一定
要考虑以上三种情况，合理选用。
对于数字电路来说，各种器件所需的输入电流、输出驱动电流不同，为了驱动大电流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负载所需输入电流；另一方面，TTL 、CMOS 、ECL 等输入、输出电平标
准不一致，同时采用上述多种器件时应考虑电平之间的转换问题。
我们在电路设计中经常遇到不同的逻辑电平之间的互连，不同的互连方法对电路
造成以下影响：
·对逻辑电平的影响。应保证合格的噪声容限（Vohmin －Vihmin≥0.4V，Vilmax
－Volmax ≥0.4V)，并且输出电压不超过输入电压允许范围。
·对上升/下降时间的影响。应保证Tplh 和Tphl 满足电路时序关系的要求和EMC
的要求。
·对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致
器件损坏。
TTL 和CMOS 的逻辑电平关系如下图所示：
图4－1： TTL和CMOS 的逻辑电平关系图
图4－2：低电压逻辑电平标准
3.3V 的逻辑电平标准如前面所述有三种，实际的3.3V TTL/CMOS逻辑器件的输入电平参数一般都使用LVTTL 或3.3V 逻辑电平标准（一般很少使用LVCMOS 输入电平），输出电平参数在小电流负载时高低电平可分别接近电源电压和地电平（类似LVCMOS 输出电平），在大电流负载时输出电平参数则接近LVTTL 电平参数，所以输出电平参数也可归入3.3V 逻辑电平，另外，一些公司的手册中将其归纳
如LVTTL 的输出逻辑电平，也可以。
在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS的逻辑电平，我们就指的是
3.3V 逻辑电平或LVTTL 逻辑电平。
常用的TTL 和CMOS 逻辑电平分类有：5V TTL 、5V CMOS 、3.3V TTL/CMOS、3.3V/5V
Tol. 、和OC/OD门。
其中：
3.3V/5V Tol.是指输入是3.3V 逻辑电平，但可以忍受5V 电压的信号输入。
3.3V TTL/CMOS逻辑电平表示不能输入5V 信号的逻辑电平，否则会出问题。
注意某些5V 的CMOS 逻辑器件，它也可以工作于3.3V 的电压，但它与真正的3.3V 器件（是LVTTL 逻辑电平）不同，比如其VIH 是2.31V （＝0.7×3.3V，工作于
3.3V ）（其实是LVCMOS 逻辑输入电平），而不是2.0V ，因而与真正的3.3V 器件互连时工作不太可靠，使用时要特别注意，在设计时最好不要采用这类工作方
式。
值得注意的是有些器件有单独的输入或输出电压管脚，此管脚接3.3V 的电压时，器件的输入或输出逻辑电平为3.3V 的逻辑电平信号，而当它接5V 电压时，输入或输出的逻辑电平为5V 的逻辑电平信号，此时应该按该管脚上接的电压的值来
确定输入和输出的逻辑电平属于哪种分类。
对于可编程器件（EPLD 和FPGA ）的互连也要根据器件本身的特点并参考本章节
的内容进行处理。
以上5种逻辑电平类型之间的驱动关系如下表：
输入
5V TTL 3.3V /5V Tol. 3.3V TTL/CMOS 5V CMOS 输出 5V TTL √ √ ?/FONT> ?/FONT>
3.3V TTL/CMOS √ √ √ ?/FONT>
5V CMOS √ √ ?/FONT> √
OC/OD 上拉 上拉 上拉 上拉
上表中打钩（√）的表示逻辑电平直接互连没有问题，打星号（?/FONT>）的表
示要做特别处理。
对于打星号（?/FONT>）的逻辑电平的互连情况，具体见后面说明。 一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接10－1K 欧的电阻来实现，具体阻值可以通过试验确定，如为可靠起见，可参考后面
推荐的接法。
从上表可看出OC/OD输出加上拉电阻可以驱动所有逻辑电平，5V TTL 和3.3V /5V Tol. 可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚，优先使用其OC/OD输出加上拉电阻实现逻辑电平转换；其次才用以下专门的逻辑器
件转换。
对于其他的不能直接互连的逻辑电平，可用下列逻辑器件进行处理，详细见后面
5.2到5.5节。
TI 的AHCT 系列器件为5V TTL输入、5V CMOS输出。
TI 的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL（LVTTL ）输出，
也可以用双轨器件替代。
注意：不是所有的LVC/LVT系列器件都能够运行5V TTL/CMOS输入，一般只有带
后缀A 的和LVCH/LVTH系列的可以，具体可以参考其器件手册。
：5V TTL门作驱动源
·驱动3.3V TTL/CMOS
通过LVC/LVT系列器件（为TTL/CMOS逻辑电平输入，LVTTL 逻辑电平输出）进
行转换。
·驱动5V CMOS
可以使用上拉5V 电阻的方式解决，或者使用AHCT 系列器件（为5V TTL输入、
5V CMOS输出）进行转换。
：3.3V TTL/CMOS门作驱动源
·驱动5V CMOS
使用AHCT 系列器件（为5V TTL 输入、5V CMOS 输出）进行转换（3.3V TTL 电平
（LVTTL ）与5V TTL电平可以互连）。
：5V CMOS门作驱动源
·驱动3.3V TTL/CMOS
通过LVC/LVT器件（输入是TTL/CMOS逻辑电平，输出是LVTTL 逻辑电平）进行
转换。
：2.5V CMOS逻辑电平的互连
随着芯片技术的发展，未来使用2.5V 电压的芯片和逻辑器件也会越来越多，这里简单谈一下2.5V 逻辑电平与其他电平的互连，主要是谈一下2.5V 逻辑电平与
3.3V 逻辑电平的互连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V 管脚的逻辑电平可以和3.3V 的逻辑电平互连，此时就不需要再进行逻辑电平的
转换了。）
1：3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平
2.5V 的逻辑器件有LV 、LVC 、AVC 、ALVT 、ALVC 等系列，其中前面四种系列器件工作在2.5V 时可以容忍3.3V 的电平信号输入，而ALVC 不行，所以可以使用LV 、LVC 、AVC 、ALVT 系列器件来进行3.3V TTL/CMOS逻辑电平到2.5V CMOS逻辑电
平的转换。
2：2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平
2.5V CMOS逻辑电平的VOH 为2.0V ，而3.3V TTL/CMOS的逻辑电平的VIH 也为2.0V ，所以直接互连的话可能会出问题（除非3.3V 的芯片本身的VIH 参数明确降低了）。此时可以使用双轨器件SN74LVCC3245A 来进行2.5V 逻辑电平到3.3V
逻辑电平的转换，另外，使用OC/OD们加上拉电阻应该也是可以的。
EPLD 和FPGA 器件的逻辑电平
：概述
首先在选择可编程逻辑器件时, 要找符合你所选用的ASSP 的IO 标准；其次，你必须考虑的是：目前，随着系统性能的不断提高，传统的TTL 、LVTTL 、CMOS 、LVCMOS 等单端接口标准越来越不能满足要求，特别是在背板方面。因为，这些单端信号的信号完整性在系统设计时很难保证，以至于导致系统的不可靠工作。这一点在时钟方面尤为重要，因为，在同步设计的今天，时钟是系统工作的基础。当然，差分信号是最好的选择，比如：LVDS 、LVPECL 等。但是，这些信号标准一个通道需要一对IO_PIN，这在许多应用情况下不太划算。此时，一些比较容
易实现阻抗匹配的单端信号标准是较好的选择，比如：GTL 、GTL+等。
：各类可编程器件接口电平要求
在设计中，若同时使用了不同工作电压等级的多个可编程器件，要注意它们之间信号的接口规范。比如，5V 的器件驱动3.3V 的器件时，可能会出现:当5V 的高电平连到3.3V 的输入时，由于大部分的CMOS 的输入信号管脚都有连到电源Vcc
的钳位二极管，大于3.3伏的输入高电平会使该钳位二极管出现问题。 事实上，由于有些系列的可编程器件如XILINX 的XC4000XL ，XC4000XV ，Spartan-XL 采用了特殊的技术，可以避免这种情况的发生。因此该系列的器件
可以在不同工作电压之间互相连接。
对于2.5V 的器件，由于可以选择相关的输入参考电压和输出的电压基准，因此
可以通过相关的电压数值的选取，对照3.3V 的器件来使用 。
对于某类器件，如ALTERA 公司的FLEX10K 系列器件，可支持多电压I/O接口，
FLEX10K ，FLEX10KA ，FLEX10B 都可以接不同电源电压系统。